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基于FPGA的数字存储示波器的显示技术

2012-10-19 11:53
科技潮人
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  1 引言

  由于液晶显示器(LCD)功耗低,体积小,超薄,重量轻,而且车身没有画面几何图形的失真及收敛性误差,也就投有了传统显示器中心和边角出现色差和失真的问题,因而得到广泛的运用。现场可编程门阵列(FP—GA)芯片具有高密度、小型化、低功耗和设计灵括方便等优点,可以缩短研发周期,提高工作效率,因而在数字电路设计中得到了广泛的应用。作为人机交互的LCD在数字存储示波器中有着重要的位置。在以往的设计中多采用液晶显示专用芯片去驱动LCD.实践中发现它不但占用CPU资源,而且它与LCD数据接口之间存在干扰。为了解决这些问题.本文提出了一种新的显示技术。

  2 总体设计方案

  由于数字存储示渡器对显示的实时性和刷新率都要求较高,而且它显示的大多是一些简单的图形和波形,因而直接用FPGA产生LCD所需的显示控制时序。存放显示数据的SRAM地址也直接由FPGA地址计数器产生。其显示系统总体框图如图1所示。

图1

  在图1中,A/U采集的数据经DSP处理,转换为LCD可以显示的点阵数据后再存储到RAM中}两片显示存储器RAMl和RAM2交替读取RAM中的数据,最后送到I。CD上显示。在FPC-A中设计了LCD显示时钟电路模块和显示数据传输电路模块。显示时钟电路产生LCD显示所需的各种时序;显示数据传输电路设计两路数据传输通道,RAM中的数据通过数据传输通道送到RAM1或RAM2中,再由LCD读取RAMl或RAM2中的数据显示。

  对LCD及显示存储RAM的控制都由FPGA完成。

  3 数据通道控制及实现

  数据通道对存储RAM的读/写操作进行控制,保证数据正确地从RAM传送到RAMl或RAM2中,并能在LCD上正确地显示。图2为数据通道的外部接口信号。

图2

  图2中,CLK为系统时钟,Vs为DSP提供的时钟;RAM—RWS[2:0]、RAM1一RWS[2 : 0]和RAM2一RWS[2:0]分别为RAM、RAMl和RAM2的读/写及片选信号;RAM—data[7:0]、RAMl一data[7:0]和RAM2一data[7 :0]分别为RAM、RAMl和RAM2的数据总线RAM—A[1 7:o]、RAMl一A[15:03和RAM2一All5:03为数据总线。由于采用了两片RAM作为显示存储器,它们可依次向液晶提供显示数据,这样,对每片显示RAM的读操作和写操作分开,避免了因为数据的改写而导致显示的小稳定。图3为显示RAM的工作时序图,图中Views为Vs反相后经二分频得到。

  图3显示RAM工作时序

图3

  圈4显示RAM的地址总线选择电路原理圈数字存储示渡器的显示包括两部分:一部分是界面显示,包括菜单和光标的显示等;另一部分是波形显示。

图4

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